인텔, 미래 반도체 공정 위한 차세대 트랜지스터 확장 기술 발표

인텔은 2023 국제전자소자학회(IEEE International Electron Devices Meeting, IEDM)에서 인텔의 미래 반도체 공정 로드맵을 지원할 트랜지스터 확장 기술 및 연구개발(R&D) 성과를 발표하며 무어의 법칙을 이어간다고 밝혔다. 

이번 행사에서 인텔 연구진은 후면 전력 공급 기술과 후면 직접 접촉 기술을 적용한 3D 적층형 상보형 금속 산화물 반도체(CMOS) 진전 사항을 공개했다. 또한 후면 전력 공급을 위한 최근의 R&D 혁신을 확장하는 후면 접촉 기술을 발표했으며, 실리콘 트랜지스터와 질화갈륨(GaN) 트랜지스터를 패키징이 아닌 동일한 300mm 웨이퍼 상에서 대규모 3D 모놀리식 방식으로 통합할 수 있음을 선보였다.
 
인텔 컴포넌트 리서치 그룹 총괄 산제이 나타라잔은 “인텔이 옹스트롬 시대에 접어들며 ‘4년 내 5개 노드 달성’ 이상의 공정 기술을 추구함에 따라 끊임없는 혁신이 그 어느 때보다 중요해졌다”라며, “인텔은 IEDM 2023에서 무어의 법칙을 지속하기 위한 연구 개발의 진척된 성과를 발표하며 차세대 노트북용 컴퓨팅에 더욱 효율적으로 전력을 공급하고 트랜지스터를 확장할 수 있는 최첨단 기술 개발 역량을 선보였다”라고 말했다.

트랜지스터 확장과 후면 전력 공급 기술은 기하급수적으로 증가하고 있는 더 뛰어난 성능의 강력한 컴퓨팅 수요를 충족시키는 데 있어 핵심 역할을 한다. 인텔은 매년 많은 양의 고성능 컴퓨팅 수요를 만족시키는 제품을 출시하며 자사의 기술 혁신이 반도체 산업 성장의 기폭제이자 무어의 법칙의 초석이라는 점을 입증해 왔다고 밝혔다. 

인텔 컴포넌트 리서치 그룹은 트랜지스터 적층 기술 및 보다 많은 수의 트랜지스터에 전력을 확대 공급하고 성능을 개선하도록 향상된 후면 전력 공급 기술을 통해 엔지니어링 혁신을 지속 업그레이드하고 있으며, 서로 다른 소재로 제작된 트랜지스터를 한 개의 웨이퍼에 통합할 수 있는 역량을 입증했다고 업체 측은 밝혔다. 

인텔 컴포넌트 리서치 그룹은 인텔의 미래 지속적인 트랜지스터 확장을 위한 혁신 기술인 파워비아(PowerVia) 후면 전력 공급 기술, 첨단 패키징을 위한 유리 기판 및 포베로스 다이렉트(Foveros Direct) 등을 중심으로 인텔 공정 기술 로드맵을 발표했으며, 해당 공정은 10년 안에 양산 개시할 것으로 예상했다.

IEDM 2023에서 인텔 컴포넌트 리서치 그룹은 실리콘에 더 많은 트랜지스터를 집적하면서 성능을 향상시킬 수 있는 새로운 혁신 기술 개발에 대한 헌신적인 노력을 보여줬다. 인텔 연구진은 트랜지스터를 효율적으로 적층해 지속적으로 확장하는데 필요한 핵심 연구개발 영역을 파악했으며, 후면 전력 공급 기술 및 후면 접촉과 결합해 트랜지스터 아키텍처 기술을 크게 발전시킬 계획이다. 또한 후면 전력 공급 기술을 향상시키고 새로운 2D 채널 소재를 도입하며 2030년까지 단일 패키지에 1조 개의 트랜지스터를 탑재해 무어의 법칙을 이어갈 것이라고 업체 측은 강조했다.

인텔은 후면 전력 공급 기술 및 후면 직접 접촉 기술을 결합한 혁신적인 ‘3D 적층형 CMOS 트랜지스터’를 선보인다. 인텔의 발표에 따르면, 이 트랜지스터는 게이트 피치를 60nm까지 감소시킨 상보형전계효과트랜지스터(CFET)를 수직으로 쌓아 올려 공간 효율성을 크게 높이고 성능을 향상한다. 뿐만 아니라, 본 적층형 CFET는 후면 전력 공급 기술과 후면 직접 접촉 기술을 결합하며, 이는 인텔의 게이트올어라운드(GAA) 트랜지스터 리더십을 강조함은 물론 리본펫(RibbonFET) 이후의 혁신 역량과, 경쟁우위를 입증하기도 한다고 업체 측은 설명했다.

인텔은 ‘4년 간 5개 노드’ 로드맵을 넘어, 트랜지스터 후면에서 전력을 공급하는 기술로 트랜지스터를 지속적으로 확장하는 데 필요한 핵심 R&D 영역을 공개했다. 2024년부터 양산에 돌입하는 인텔 파워비아는 최초의 후면 전력 공급 솔루션이라고 업체 측은 설명했다. IEDM 2023에서 인텔 컴포넌트 리서치 그룹은 파워비아 이후로 후면 전력 공급을 확대하고 확장할 수 있는 방법과 이를 구현하는 데 필요한 진화된 핵심 공정 기술을 발표했다. 이와 더불어 트랜지스터를 공간 효율적인 방식으로 적층하기 위해서는 후면 접촉과 새로운 수직적 상호 연결 기술을 활용해야 한다는 점을 강조했다.

또한 인텔은 실리콘 트랜지스터와 질화갈륨(GaN) 트랜지스터를 통합한 300mm 웨이퍼를 소개했으며, 본 웨이퍼의 우수한 성능을 시연했다. IEDM 2022에서 인텔은 300mm GaN-온-실리콘(GaN-on-silicon) 웨이퍼의 성능을 향상시키며 이를 개발할 수 있는 실현 가능한 방법을 구축하는 데 집중했다. 올해 인텔은 실리콘과 GaN의 공정 통합으로 기술적 진전을 달성했으며, 전력 공급을 위한 고성능의 대규모 직접 회로 솔루션인 ‘DrGaN’을 성공적으로 시연했다. 인텔 연구팀은 업계 첫 ‘DrGaN’ 기술이 우수한 성능으로 작동하며, 미래 컴퓨팅의 높은 전력 밀도 및 효율성 요구사항에 맞춰 전력 공급 솔루션을 구현할 잠재력을 지니고 있다고 설명했다.

아울러 인텔은 미래 무어의 법칙을 확장하기 위한 2D 트랜지스터 연구개발을 진전시키고 있다고 밝혔다. 전이금속칼코겐화물(TMD) 2D 채널 소재는 트랜지스터의 물리적 게이트 폭을 10nm 미만으로 줄일 수 있도록 지원한다. 인텔은 IEDM 2023에서 CMOS의 핵심 요소인 NMOS(N-채널 금속 산화물 반도체)와 PMOS(P-채널 금속 산화물 반도체)를 위한 고이동성 TMD 트랜지스터의 프로토타입을 선보이며, GAA 2D TMD PMOS 트랜지스터와 300mm 웨이퍼 상에 제작된 2D PMOS 트랜지스터도 공개한다고 전했다.
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